`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2022/11/05 17:41:45
// Design Name: 
// Module Name: generator
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module generator(A,B,CI,G,P,S);
  input A,B,CI;
  output G,P,S;
  
  //reg S;
  //wire stemp;
  xor(S,A,B,CI);
  and(G,A,B);
  or(P,A,B);
endmodule
